製品情報

Spartan-6 FPGA ファミリ

量産アプリケーションに対し、ローコストで最先端のシステム総合機能を提供

Spartan®-6 FPGA ファミリは、45nmプロセスを採用し13の製品で構成され、広範囲なロジックセルと、前世代Spartanファミリの半分の消費電力でさらに高速かつ包括的なコネクティビティを提供します。
ブロックRAMの他に、第2世代DSP48A1スライス、SDRAMメモリコントローラ、機能強化されたクロック マネージメント ブロック、SelectIO™テクノロジ、消費電力を低減した高速シリアル トランシーバーブロック、PCI Express®に準拠したエンドポイントブロック等を搭載しました。


Spartan-6 FPGA ファミリ
Spartan-6 FPGA ファミリの特徴
低コスト、低消費電力、高性能なFPGAを提供
  • Spartan-6 LX FPGA  : コストを最適化したロジック、メモリ
  • Spartan-6 LXT FPGA : LXの機能と高速シリアルコネクティビティ
アーキテクチャの共通化により、デザインの活用が可能

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ロジックリソースの発展
ロジックセルの変更により、集積度、パフォーマンスを向上
  • 効率的な6入力LUTによる性能向上と消費電力削減
  • パイプラインベースのアプリケーション用デュアルフリップフロップを備えたLUT
  • パフォーマンスを最大25%向上

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標準搭載されたDSP48A1スライス
高性能な演算および信号処理を可能にしたDSP48A1スライス
  • 対称係数を使用した操作に最適な前置加算器を新規に搭載
  • 高速な 18×18 乗算器 および 48 ビットアキュムレータ
  • パイプライン化およびカスケード機能

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メモリコントローラブロックの新規搭載
メモリコントローラブロックをハードブロックとして搭載、外部メモリとのI/Fが可能
  • DDR、DDR2、DDR3、LPDDRをサポート
  • 最大データレート800Mbps(最大12.8Gbpsのバンド幅)
  • 独立したFIFOを備えた複数ポートバスストラクチャにより、タイミング問題を軽減

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ハイパフォーマンスクロック
CMT(クロック マネージメント タイル)による性能の向上
  • クロックスキューおよびデューティサイクルの歪みを軽減するデジタルクロックマネージャ(DCM)
  • 低ジッタのクロッキングを実現する位相ロックループ(PLL)
  • ダイナミッククロック周波数合成
  • スペクトラム拡散クロック

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Spartan-3A FPGA ファミリとの比較(まとめ)
特性 Spartan-3A Spartan-6
プロセス 90nm 45nm
ロジック セル (Kb) ≦ 55,000 3,000 〜 150,000
LUT デザイン 4 入力 LUT + FF 6 入力 LUT + 2 FF
ブロック RAM (Mb) ≦ 2Mb 144Kb 〜 4.8Mb
トランシーバの数/スピード なし 最大 8 個/ ≦ 3.125Gbps
電圧スケーリング なし (1.2V のみ) あり (1.2V、1.0V)
スタティック消費電力 (標準 mW) 11mW (最低の集積度) 最大 60% 削減
メモリ インターフェイス 400Mbps DDR3 800Mbps
メモリ コントローラ なし 最大 4 個のハード ブロック
乗算器 / DSP 最大 126 個の乗算器/DSP 最大 180 個の DSP48 ブロック
最大差動 I/O 640Mbps 1050Mbps
クロック管理 DCM のみ DCM & PLL
PCI Express エンドポイント なし あり、Gen1
セキュリティ デバイス DNA のみ   デバイス DNA & AES

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